asynchronous fifo:具有测试平台的双时钟异步FIFO 源码

person_96304 11 0 ZIP 2021-04-27 10:04:09

异步FIFO 具有测试平台的双时钟异步FIFO的VHDL代码

文件列表

asynchronous-fifo-master.zip (预估有个8文件)

asynchronous-fifo-master

README.md 102B

waveform.png 83KB

fifomem.vhd 1KB

synchronizer.vhd 746B

asynchronous_fifo.vhd 3KB

asynchronous_fifo_tb.vhd 3KB

fifo_wptr.vhd 2KB

fifo_rptr.vhd 2KB

用户评论

暂无评论

FIFO verilogIP 包含深度为 1 的 FIFO

FIFO verilogIP 提供深度为 1 的同步 FIFO 和异步 FIFO，采用 first word fall through 模式。同步 FIFO 有三种写法，异步 FIFO 也有三种写法。

5 2024-04-26
FIFO配合管道PIPE实现FIFO传递数据PIPE触发epoll异步IO效果

FIFO配合管道PIPE，实现FIFO传递数据，PIPE触发epoll，异步IO效果

34 2019-05-15
EDA PLD中的异步FIFO的VHDL设计

FIFO (先进先出队列)是一种在电子系统得到广泛应用的器件,通常用于数据的缓存和用于容纳异步信号的频率或相位的差异。FIFO的实现通常是利用双口RAM和读写地址产生模块来实现的。FIFO的接口信号包

17 2020-11-26
基于异步FIFO实现不同时钟域间数据传递的设计

摘要:数据流在不同时钟域间的传递一直是集成电路芯片设计中的一个重点问题。本文通过采用异步FIFO的方式给出了这个问题的一种解决方法,并采用Verilog 硬件描述语言通过前仿真和逻辑综合完成设计。

16 2020-12-12
FIFO template ringbuffer FIFO环形缓冲区的模板源码

FIFO-template-ringbuffer:FIFO环形缓冲区的模板-

17 2021-04-21
FIFO的选择

FIFO大致可以分为3种类型,异步FIFO、触发FIFO、同步FIFO。FIFO一般都提供状态标志信号,这些状态信号包括空标志、满标志以及半满标志。此外,大部分FIFO还提供专门的字长和字深扩展引脚。

7 2020-11-18
FIFO的设计

FIFO的设计,先入先出,先入后出,后入先出。

6 2020-08-17
FIFO的收发

FPGAFIFO的收发

17 2019-05-05
FIFO的操作

FIFO的操作

8 2022-10-27
同步FIFO的verilog源码

一个同步FIFO代码，按模块划分好了，分成了5个模块，实现空满标志的判断。

26 2018-12-29

asynchronous fifo:具有测试平台的双时钟异步FIFO 源码

文件列表

用户评论

推荐下载