Verilog实现32位加法器内含设计代码和测试代码
本项目实现的是32位加法器实现思路为连接4个8位加法器已通过vivadoSimulation.使用语言Verilog使用软件vivado本项目包含1vivado项目文件adder32.xpr2readme.txt3vivado自动生成的文档含设计代码和测试代码
文件列表
adder_32.rar
(预估有个63文件)
adder_32
adder_32.srcs
sim_1
new
adder_32_tb.v
434B
sources_1
new
adder_8.v
362B
adder_4.v
236B
adder_32.v
571B
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