同步十进制加法计数器优化设计.pdf

60进制VHDL设计文本，

Verilog decimal count Quartus 9.0

VHDL语言编写的十进制计数器和七段译码器，下来就知道了

Single step/continuous reversible non-loop one decimal counter report

基于quartus ii的100进制计数器vhdl语言

60进制计数器

10进制计数器

基于Multisim的30进制计数器，用了74ls90来实现，电路相对比较简单，适合新手学习

4进制计数器

labview的数字电路仿真，是7进制的计数器，用的是脉冲式触发的JK触发器组成的。