该除法器IP设计采用了手动除法算法的思想,并将其转化为RTL代码,能够对有无符号定点数进行高效的除法运算,流水周期可自由配置。输出结果支持商+余数和小数商两种形式。具有高精度和快速性能,适用于数字信号处理等领域。
基于Paper Pencil Division Algorithm的可配置除法器IP设计
文件列表
基于Paper-Pencil Division Algorithm的除法器IP设计 - verilog
(预估有个688文件)
_info
1KB
_vmake
29B
div design spec.docx
948KB
cli-arm64.exe
134KB
gui-arm64.exe
135KB
t64-arm.exe
177KB
sysconfig.cfg
3KB
w64-arm.exe
163KB
pyvenv.cfg
406B
wheel-3.9.exe
104KB
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