RISC V流水线CPU设计与实现教程

本资源为武汉大学计算机学院计算机组成与设计课程实验项目，采用Verilog语言实现了基于RISC-V指令集的流水线CPU设计，包含sb, sh, sw, lb, lh, lw, lbu, lhu, add, sub, xor, and, srl, sra, sll, xori, andi, srli, srai, slli, slt, sltu, sltiu, jal, jalr, beq, bne, blt, bge, bltu, bgeu等指令。同时，还具备冒险检测与冲突解决功能。资源中提供了Modelsim工程和Vivado工程供学习参考。