华中科技大学计算机组成原理实验-运算器实验电路图设计与实现包括可控加减法电路、4位快速加法器设计、多位快速加法器设计、32位ALU设计等子实验。在可控加减法电路实验中，我们使用已封装好的全加器，设计了8位串行可控加减法电路。在4位快速加法器设计实验中，我们实现了可级联的4位先行进位电路和4位快速加法器。在多位快速加法器设计实验中，我们设计了16位和32位快速加法器。此外，我们还进行了32位ALU设计实验和阵列乘法器设计实验，包括5位无符号阵列乘法器设计和6位补码阵列乘法器设计。我们还设计了原码和补码一位乘法器实验，并介绍了乘法流水线设计实验的内容。