(3)复位模块考虑到电路的稳定性,工作的可控性,在电路板中一般都设定复位模块,来实现硬件的异常复位或者重新开始工作。注意:复位信号与CPLD的全局时钟输入IO相连,这并不意味着只能连全局时钟,只是全局时钟连接能够达到更大的同步性以及可控性,而一般IO是具有局部性,在时序要求相当严格的场合,这样更保险。需要更详细的复位与JTAG接口电路设计图吗?可以点击这里了解更多。
(4)JTAG模块保证一个模块的运行,这理所当然需要一个灵魂。而这个灵魂的通道,就是JTAG接口。JTAG和PC通信,烧录配置信息。你是否对JTAG接口的信号线设计有兴趣?可以参考这篇文章获取详细信息。
4.4. CPLD核心板Layout注意事项
(1)每一个VCC的去耦电容要尽可能靠近端口,以达到更好的去耦效果。还在为去耦电容的选择而困扰?看看这篇关于去耦电容选择的详细指南。
(2)JTAG接口4条信号线,大致保持等长,保证信号完备性。JTAG信号线的设计需要注意哪些细节?你可以通过这个链接获取更多信息。
(3)晶振尽可能靠近IC,CLK输入信号线不能与IO信号线平行。想知道更多关于晶振布局的技巧?这里有一篇很好的详细说明。
(4)电源尽量做到数模隔离,减少干扰。你是否考虑过电源的数模隔离问题?这篇文章会为你提供一些有用的见解。
(5)必要时加上防短路电路。防短路电路是否真的那么重要?探索这篇关于去耦电容的讲解来了解更多。
在电路设计中,细节决定成败,了解更多关于滤波电容和去耦电容的使用,必定让你的设计更加完美!
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