如何使用VHDL实现testbench的编写

大多数硬件设计人员对verilog的testbench比较熟悉，那是因为verilog被设计出来的目的就是为了用于测试使用，也正是因为这样verilog的语法规则才被设计得更像C语言。然而，verilog发展到后来因为它更接近C语言的语法规则，设计起来更加方便，不像VHDL那样死板严密，所以verilog又渐渐受到硬件设计者们的青睐。VHDL在最开始也是具有测试能力的，虽然它的语法严密，但我们同样可以用它来编写测试文件。