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使用Verilog实现浮点数加法运算,采用单精度浮点型格式。支持硬件浮点数相减,并可根据需求调整浮点型减法的精度。
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git add -A 和 git add . 的区别详解
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本成勋可以实现16位加法器 并且实现了层次化设计,有利于初学者学习fgpga,代码可靠易懂,是一个很好的参考程序
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