基于VHDL的数字时钟设计

数字钟是一种用数字电路技术实现时、分、秒计时的装置，传统数字钟的设计过程要经过设计方案提出、方案验证和修改 3 个阶段。

基本的计时功能，外加校时、分功能，以及闹钟发声模块·····修正了计时不准确的bug

基于FPGA的数字时钟，采用状态机的程序

基于multisim10软件的数字时钟设计。包括555定时器组成的多谢振荡电路，千分频电路，时分秒计时。

具有整点报时，秒表，二十四/十二小时显示等功能。主要是采用51和c编程实现。基于proteus和keil仿真、

本文以Altera公司9.0版本的Quartus Ⅱ软件编译硬件描述语言Verilog代码，采用自顶而下的设计方法对代码进行综合、适配、功能仿真，最后下载入Cyclone EP2C5T144的FPGA

基于NIOS的数字时钟，包含硬件设计和软件设计哦。。

一个基于JavaScript的数字时钟，并且解决了时间在IE、Firefox中显示出现不同的问题。

非常经典的一个关于FPGA设计的程序， 里面有详细的注解，基于VERILOG。

1、能进行正常的时、分、秒计时功能，分别由6个数码管显示24小时、60分钟、60秒钟的计数器显示。 2、能利用实验系统上的按键实现“校时”“校分”功能： ⑴按下“SA”键时，计时器迅速递增，并按24小