VHDL设计的DDS

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自己也用过，讲得很详细，有讲解有举例，不错的资源~

vhdl设计方法 包括简单的介绍 程序的应用举例及各方面的详解

用FPGA设计DDS论文

利用FPGA+DAC，设计一个DDS信号发生器分辨率优于1HzROM表长度8位、位宽10位输出频率≥100kHz（每周期≥10个点）显示信号频率/频率控制字（可切换，十六进制显示，低频时至少含1位小数

电子科技大学本科毕业设计，基于FPGA的直接数字频率合成技术实现，开发工具是ISE软件

FPGA数字频率合成器DDS的VHDL语言-哈工大电信学院，使用的FPGA芯片是CYLONE II芯片

摘要:FIFO经常应用于从一个时钟域传输数据到另一个异步时钟域。为解决异步FIFO设计过程中空满标志判断难以及FPGA亚稳态的问题,提出一种新颖的设计方案,即利用格雷码计数器(每次时钟到来仅有1位发生

多个常用计数器的VHDL描述。各种功能的计数器。

利用状态机的设计方法设计LTC1196并将串行输出改为并行输出