基于VHDL的异步FIFO设计

1 引 言 随着电子技术的发展,现场可编程门阵列 FPGA和复杂可编程逻辑器件CPLD的出现,使得电子系统的设计者利用与器件相应的电子CAD软件,在实验室里就可以设计自己的专用集成电路ASIC器件。这

摘要:本文主要研究了用FPGA芯片实现异步FIFO的一种方法。通过对FPGA芯片内部EBRSRAM的深入研究.提出了一种利用格雷码对地址进行编码的异步FIFO设计方案。实践证明.增加了系统可靠性和应用

异步FIFO 具有测试平台的双时钟异步FIFO的VHDL代码

异步FIFO结构及FPGA设计---跨时钟域设计

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这篇资源包含双口RAM与异步FIFO的设计文件和仿真激励文件。采用Verilog语言进行设计，可以根据参数的修改实现不同深度和数据位宽的异步FIFO。在设计中，为了处理时钟域的问题，采用了格雷码编码的

FIFO异步设计,包括原理说明和代码分析

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