# 全加器和全减器的设计
数字电路仿真实验1全加器和全减器的设计与仿真方法
本实验通过使用数据选择器74LS151和译码器74LS138来设计并仿真一个全加器和一个全减器。其中，全加器采用74LS151的
1位全减器设计
一个一位全减器的VHDL设计的程序代码 在eda设计的
基于VHDL语言的全减器设计
基于VHDL语言的全减器设计的EDA实验报告
全加器设计
这是有关全加器VHDL代码设计,附加原理图和时序图
multisim全加器的设计
multisim全加器的设计仿真，通过软件实现数字电路的设计。
全减器仿真
用Multisim进行的全减器仿真，文件内为原理图的设计
基于VHDL和quartusII的全加器的设计.rar
该资源是基于VHDL语言在Quartus平台上实现全加器的设计 采用顶层和底层的设计 底层的半加器用VHDL或者原理图来实现
基于eda设计的全加器
基于eda的全加器设计，编写，仿真；可直接下载使用，欢迎您的下载。
mulitisim全减器电路
基于multisim设计的一个“全减器电路”（输入为两个1位二进制数及来自于低位的进位，输出本位差和向高位的借位。）
VHDL写全减器
用VHDL语言写全减器源代码,VHDL语言是一种用于电路设计的高级语言。它在80年代的后期出现。最初是由美国国防部开发出来供美军