# 流水乘法器
4位流水乘法器报告
自己做的4位流水乘法器设计、有完整的实验报告、代码和仿真截图
4位流水线乘法器
4-bit pipeline multiplier
流水线乘法器verilogHDL代码设计
多级流水线结构，是一种并行的方式，将相邻的两个部分的结果再加到最终的输出乘积上，即排列成一个二叉树形式的结构。
Android乘法器
简易乘法器,可以用来交作业,或者用来指导,或者用来交流
verilog乘法器
MUL的verilog设计，比较简化，使用资源较少；无testbench验证。
FPGA乘法器
VerilogHDL的全并行乘法器，基于流水线的乘法器，设计说明及代码
乘法器eda
乘法器的veriloghdl描述
通用乘法器
在Quartus2上运行过 没错误 不过有个警告 在EDA设计上可能用的到 这是乘法器设计
乘法器设计
16位乘法器设计，详细verilog代码
FPGAVHDL乘法器
用verilog 还是VHDL我也忘了 ，已经调试。好用！！高手不必在乎谁什么语言写的吧。