# 十进制加法器
十进制加法器
十进制加法器可由BCD码(二-十进制码)来设计,它可以在二进制加法器的基础上加上适当的“校正”逻辑来实现,该校正逻辑可将二进制的
VHDL十进制加法器
带进位的十进制加法器，VHDL语言编写，可直接应用，可进行仿真。
十进制加法器的设计
EDA课程设计，设计了一个十进制加法器，内容包括加法器的原理，电路原理图以及仿真结果图
组成原理课程设计_余三码十进制加法器
只有自己做出来的才是自己的东西，希望你看了之后，从中得到一点启发，做出更好的东西！！！
Verilog代码实现1位十进制加法器的层次化设计
在数字电路设计中，十进制加法器是一个必要的部件。本文介绍使用Verilog代码实现1位十进制加法器的层次化设计，通过模块化设计思
汇编十进制加法
就是汇编作业，十进制十位内的加法运算的源代码。
八进制加法器.vhdl
我刚开始学习，用vhdl编的八进制加法器
10进制加法器的设计
EDA课程中关于10进制加法器的VHDL语言设计学习，，比较简陋，
加法器是什么加法器电路原理
加法器 : 加法器是为了实现加法的。 即是产生数的和的装置。加数和被加数为输入,和数与进位为输出的装置为半加器。若加数、被加数与
简易加法器
JAVA上实数的加法计算实现了构造方法