# 模6计数器
模60计数器
数字钟的秒计数，在seg上显示，平台是xilinx14.5，板子是basys2
模100计数器
数字逻辑与数字系统实验——模100计数器
变模计数器
verilog实现变模计数器
模可变计数器
Modular variable counter
模10计数器
利用verilog HDL编写的模10计数器，使用DE0版，图文教程，绝对详细
模六十计数器
基于verilog的模六十技术器，用于basys2的开发
模60计数器通过计数器级联得到
下面描述的是一个模60计数器，该计数器通过将模10计数器和模6计数器级联的方式构成，每当模10计数器计数到1001时，模6计数器
6进制计数器计数器VHDL
基于fpga，使用vhdl语言编写的6进制计数器。输入时钟为1hz
eda模可变计数器
eda 模可变计数器代码 只有代码 没有引脚分配
模可变计数器设计
学习多层次设计方法，设计一位控制为M，使M=0;模23记数；M=1；实现109记数；结果用静态数码管显示。