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硬件课设选择了基于Nexys4开发板的小车课题，也是想以此来锻炼自己并积攒一些有关于FPGAVerilogHDL方面的知识和经验。算是自己接触的第一个硬件工程吧，最终结果出来后自己还是比较满意的，这个是其总结文档。

基于FPGA的红外接收代码 解码的关键是如何识别"0"和"1"，从位的定义我们可以发现"0"和"1"均以0.565mS的低电平开始，不同的是高电平的宽度不同，"0"为0.56mS，"1"为1.68mS，所以必须根据高电平的宽度区别"0"和"1"，如果从0.565mS低电平过后，开始延时，0.56mS