dengwenq
这家伙很懒，什么也没写
UG903Notes有关于DDR约束和位置约束.docx
关于如何对DDR输入输出进行约束,之前一直理解的不透彻。这里结合Vivado中templates中的约束分析DDR的约束。文档还包括我阅读UG903后所做的笔记,如物理约束和位置约束等。
外包 22 0 DOCX 2020-09-02 02:09:33
CarrySelAdder.rar
实现了基于进位选择结构的48bits二进制补码加法器,该方法和结构可以应用到更大位宽的加法中。资源包括使用通用逻辑和专用DSP实现的工程。使用通用逻辑时,速度可达到400MHz以上;使用DSP时,400MHz速度下仍有1ns以上的时序裕量,所以可以轻松的达到500MHz以上速度。
其他 7 0 RAR 2020-08-23 03:08:12
在FPGA上使用SystemVerilog实现12小时制时钟可实现24小时制
实现了一个时钟计数器。h、min、sec和pm的输出为12小时制,AM时,pm输出为0,PM时,pm输出为1。load和init_*等信号用于加载时钟状态。12小时制显式时,小时的范围为1~12。
硬件开发 12 0 RAR 2020-08-15 21:08:19
FPGA封装及内部电路时序参数分析.docx
通过实例详细分析了Xilinx FPGA时序分析报告的组成和涵义,分析了FPGA端口和内部电路的延时组成,说明了正确时序约束的重要性。
嵌入式 7 0 DOCX 2020-08-13 13:08:37
Xilinx片内存储器的例化和初始化.docx
介绍了xilinx FPGA片内存储器的例化和初始化的方法,同时介绍了不同初始化方法的语法,以及需要注意的事项。
嵌入式 2 0 DOCX 2020-08-10 19:08:20
UG905Notes.docx
UG905介绍了Hierarchical Design的方法。本文档是我阅读Design Consideration、Checkpoints、Out-Of-Context Commands and Constraints、Top-Level Reuse 等章节的笔记。
嵌入式 5 0 DOCX 2020-08-07 09:08:20
General.rar
自己常用的verilog同步、异步、脉冲信号处理电路。 AsyncPulse：异步脉冲发生。可通过参数控制检测边沿、延时和输出脉冲宽度。 AsyncPipe：异步流水线处理。可设置信号位宽和流水线深度。 SyncPulse：检测同步时钟域中输入信号的变化沿，输出一个脉冲。检测边沿、流水线级数、输出脉
嵌入式 16 0 RAR 2020-07-19 02:07:19
UG912Vivado Design Suite Properties Reference Guide笔记
本文档是我阅读UG912所做的整理。该文档详细描述了Xilinx FPGA的Objects（BEL/CELL/NET/PIN/PORT/SITE）、Property的涵义和使用。
嵌入式 39 0 DOCX 2020-07-17 11:07:10
SERDES MMCM及时钟资源使用笔记.docx
学习serdes过程中遇到一些问题，所以看了一些文档和论坛的帖子，做了点记录，希望有所帮助。
硬件开发 29 0 docx 2019-04-01 14:04:02