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关于如何对DDR输入输出进行约束,之前一直理解的不透彻。这里结合Vivado中templates中的约束分析DDR的约束。文档还包括我阅读UG903后所做的笔记,如物理约束和位置约束等。

实现了基于进位选择结构的48bits二进制补码加法器,该方法和结构可以应用到更大位宽的加法中。资源包括使用通用逻辑和专用DSP实现的工程。使用通用逻辑时,速度可达到400MHz以上;使用DSP时,400MHz速度下仍有1ns以上的时序裕量,所以可以轻松的达到500MHz以上速度。

UG905介绍了Hierarchical Design的方法。本文档是我阅读Design Consideration、Checkpoints、Out-Of-Context Commands and Constraints、Top-Level Reuse 等章节的笔记。

自己常用的verilog同步、异步、脉冲信号处理电路。 AsyncPulse：异步脉冲发生。可通过参数控制检测边沿、延时和输出脉冲宽度。 AsyncPipe：异步流水线处理。可设置信号位宽和流水线深度。 SyncPulse：检测同步时钟域中输入信号的变化沿，输出一个脉冲。检测边沿、流水线级数、输出脉