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Verilog water light state machine implementation

自己编写的基于MIGIP核的针对DDR3的读写测试电路，内部自带error指示信号，可用于快速熟悉MIG用户接口的时序关系及使用方法。压缩包内为Vivado工程，已上板调试（DDR3型号为MT16KTF1G64HZ-1G6E1/FPGA芯片型号xc7vx690tffg1927-2）系统频率为200M

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