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为提高除法计算的速度,提出了新的基-16算法的高速除法器算法,并以专用集成电路设计方法实现。与MIPS处理器中使用的除法器相比,电路最大延迟减少了27%,计算所需时钟周期数减少了68%,速度性能改善了77%左右。给出了电路的其他性能指标。该电路适用于对运算速度要求非常高的场合。

本实验为自主选题设计实验，实验选择具有倒计时显示功能的红黄绿三色交通设计，实验中采用verilog HDL 作为设计功能描述语言，选用Altera公司的MAX II EPM240T100C5最为主控芯片，实验报告中简要介绍了MAX II系列器件，并给出了设计电路图，详细的介绍了交通灯的设计流程，实验