谁埃斯蒂恩

MIPS多周期CPU设计

使用verilog语言，实现addsuborswlwbeqj七条指令的多周期CPU设计代码以及相关文档、测试文件。

编译原理实验MiniPascal编译器设计Flex加Bison

该设计为编译原理实验课内容，使用Flex+Bison设计MiniPascal编译器，支持if-else、while、for、变量任何位置定义以及变量初始化。随压缩包附实验报告及测例。

MIPS多周期流水线CPU设计

计算机组成原理课程作业：使用verilog完成1、完成四十余条MIPS指令；2、使用五级流水线；3、单发射，无cache，无分支预测，使用延迟槽；4、含测试代码和说明文档。

MIPS五级流水线CPUcache设计

verilog编写的MIPS五级流水线，实现四十余条指令，使用512B的一级数据cache（高速缓存）。附带测试程序与说明文档。