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该Verilog模块可接收定点数作为输入，并输出定点数结果，以10为底。用户可手动调整精度，从10的0次方到10的8次方中选择1024个点参考。该模块将有效降低开发FPGA中对数计算的难度，提高设计效率。

基于FPGA设计数字信号处理,包含了绝大多数数字信号处理流程。对混频信号的产生、去直流、采样、滤波、加窗、FFT、画相位谱、画幅度谱做了很好的处理,源代码完全公开。代码采用VERILOG语言编写,清晰明了,整个处理过程经过多次验证。

基于上一版本在资源利用率上做了相当大的改进,资源占用少,经实际测试,在zynq7020上对2048x2048的图片进行检测,占用的逻辑资源仅占10%,极大节省了资源。

基于FPGA的连通域目标检测设计,采用AXI4接口设计,采集存储于DDR的图像数据。具有资源消耗低,反应快速,统计准确的优点。该算法可以统计一定强弱的目标,并标记连通域的位置。

基于UART控制AD9910出动态点频。可以利用串口调试助手控制uart通信设定AD9910的点频频率实现AD9910点频频率在线可调。

基于测试专用的FPGA信号发生器,可产生正弦波,余弦波两种波形;可产生0-1M的混频信号,幅度和初相位可以自定义,以IP打包的方式进行调用,IP可以自己修改,已经过无数次的验证可行,稳定性高。

基于FPGA的恒虚预警处理源代码,包含了CA、CM、GO三种检测门限的处理机制,整个工程耗费资源少,代码清晰,很容易理解,能够高效准确进行数据处理。

基于FPGA的去直流代码，采用verilog语言编写，代码清晰明朗，以IP方式调用。根据均值收敛性特点进行去直流，采用AXI4接口进行数据传送。