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针对CPLD 应用中计数器存在竞争2冒险现象的特点,为了能在基于CPLD 的时序 系统的设计中正确地、方便地使用计数器的输出,提出了一种消除CPLD 计数器输出竞争- 冒 险现象的简便方法。仿真结果表明了该方法的有效性。

目录 译者前言 预测未来的最好办法前言 一本书的悖论第一部 比特的时代第二部 人性化界面第三部 数字化生活结语 乐观的年代后记

VHDL语言的优化设计旨在充分利用CPLD所提供的硬件资源,使项目设计能适配到一定规模的CPLD芯片中,并提高系统的工作速度、降低系统功耗。优化的主要目标是减少适配所需要的宏单元数,对Lattice公司的芯片尤其是GLB的数目。实践证明,改变模块结构和描述方法、尽量使模块资源共享、对时序电路工作方式

设计了一种基于FPGA实现的DVB-T单频网适配器,介绍了系统的硬件结构组成和实现方法。经仿真验证,结果表明满足设计要求。

介绍了CPLD 和FPGA 的编程和配置方式,并结合具体的器件给出了若干实例。