简单的4位CPU的verilog实现与仿真

自己写的源码输入，补码输出的4位加法器verilog，有状态机控制，通过Modelsim 和 Synplify 仿真。保证无误！

使用Verilog语言对多周期CPU进行仿真设计，其中有实验原理、实验设计、实验代码等。

OFDM DE FANG ZHEN YU SHI XIAN

基于Cyclone,通过verilog语言实现8位数据转16位的汉明码。

以顺序状态逻辑有限状态机的设计为例,简要介绍了用Verilog语言进行集成电路设计的一般过程,并在ModelSim和DC环境下成功地进行了仿真和综合。

1)支持算术运算、逻辑运算、存储器读写、寄存器间数据传送等几类指令；2)支持立即数寻址、直接寻址、隐含寻址、寄存器寻址等几种基本数据寻址方式和顺序寻址、跳跃寻址方式；3)支持10条以上的指令；4)能运

简单的交通仿真系统，实现简单。可以参考。

适合出学者使用，有兴趣的同志不妨下了看一下，肯定对你有所帮助！

该代码基于Verilog，采用SPI总线方式对AD7920通讯。

用结构化描述风格设计的4位全加器，采用的是串行进位法。