altera标准SRD SDRAM控制器参考设计-verilog.zip
(预估有个11文件)
simulation
sdr_sdram_tb.v
22KB
sdr_sdram.pdf
896KB
readme_sdr_sdram.txt
372B
source
PLL1.v
5KB
sdr_data_path.v
3KB
Params.v
935B
Command.v
17KB
altclklock.v
8KB
sdr_sdram.v
7KB
control_interface.v
8KB
compile_all.v
206B
doc
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