altera标准SRD SDRAM控制器参考设计-verilog

mywaitting 42 0 ZIP 2018-12-08 15:12:33

altera标准SRD SDRAM控制器参考设计

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Generic placeholder image 卡了网匿名网友 2018-12-08 15:12:33

官方的SDRAM控制器,但不好移植到Xilinx上

Generic placeholder image 卡了网匿名网友 2018-12-08 15:12:33

只是部分,可以作为参考

Generic placeholder image 卡了网匿名网友 2018-12-08 15:12:33

研究中,不够完整