基于FPGA的卷积码的编码实现的源代码

卷积码即维特比译码,卷积码编译码算法研究与实现

卷积码编码器的VerilogHDL设计，孔晓燕，刘丹谱，卷积码是一种性能优良的差错控制编码。如传输中产生差错的数目在码的纠错能力之内，可以对差错进行定位并自动加以纠正。本文在阐

摘要:本文对比了在加性高斯白噪声(AWGN)信道下经BPSK调制后的数据不编码与添加卷积编码后接收到的信道输出的误码性能,并通过对比对卷积码性能进行分析。采用MATLAB自编函数对卷积码以及维特比译码

在现代各种通信应用中，卷积码的应用越来越广泛，1/2码率及1/3码率，甚至通用卷积码

卷积编码器自身具有网格结构，基于此结构我们给出两种译码算法：Viterbi译码算法和BCJR译码算法。基于某种准则，这两种算法都是最优的。

217卷积码编译实现

截尾卷积码matlab程序译码实现，非常简单实用，可以进行软判决，也可以适当修改变成硬判决。

卷积码是一种性能优良的差错控制编码。本文阐述了卷积码编解码器的基本工作原理,在MAX+PLUS2软件平台上,给出了利用复杂可编程逻辑器件设计的(2,1,6)卷积码编解码器电路,并进行了编译和波形仿真。

本文计主要解决对一个卷积码序列进行维特比(Viterbi)译码输出,并通过Matlab软件进行设计与仿真，并进行误码率分析。在课程设计中，系统开发平台为WindowsVistaUltimate，程序设

本文档是基于vhdl语言的卷积码编解码的设计报告