217卷积码编译实现

为了解决传统的维特比译码器结构复杂、译码速度慢、消耗资源大的问题,提出一种新型的适用于FPGA特点,路径存储与译码输出并行工作,同步存储路径矢量和状态矢量的译码器设计方案。该设计方案通过在ISE9.2

卷积码(2_1_3)编译器的设计，卷积码原理、发展，卷积码编码过程和维特比译码。

卷积码及其维特比译码算法的软件实现

期刊论文。构造分析了（2，1，6）卷积码编解码的基本原理

基于(3,1,3)卷积码的硬判决Viterbi译码算法的C语言实现，算法的详细基本原理和实现步骤可参考本人对应的博客，有问题可以直接留言哦！

卷积码的相关仿真程序！！！不下就可惜了！！！！！！！！！！！！！！！

卷积码的编码，viterbi的译码的源代码，并有注释，功能函数用C写的

标准（2,1,6）卷积码及其删除码的维特比译码，可以自动判断模糊、码率

此资源是关于信道编码中一种常用的编码--卷积码的相关程序

关于卷积码译码器设计的文档,含有verilogHDL代码.