Verilog_实现简易数字钟设计

很完整的数字钟程序课程设计

数字钟VHDL软件设计，包含多种功能，报时，12,24切换，调时

盘偏激AT89C51数字钟的PCB原文件

数字钟仿真

CO EQU 200               ;5ms中断计数时间常数，表示1s计数200次BUF EQU 30HHOUR EQU 34HMIN EQU 35HSEC EQU 36HDEDA EQ

pic16f887 ds1307 tc74 课程设计报告

此为使用VHDL写的一个数字时钟，附带闹钟和整点报时的功能，可以实现对数字钟及其闹钟时分秒的调整。显示使用六位共阴极数码管显示。

该数字钟可以实现3个功能：计时功能、整点报时功能和重置时间功能

用VHDL语言编写的一个数字钟

高低电平触发数码管的亮暗，实现模拟数字钟。