快速加法器的设计

10为加法器的VHDL实现，带使能端，异步清零

带控制端口的加法器 vhdl请注意: 第1例到第6例的源描述都是从第8例的程序包中 提取出来的,不能单独编译,这些例子的编译与 模拟请参考第8例.

加法器，NE5532，在常用的电路设计当中，加法器是必不可少的模块，特别在两路信号进行叠加的时候

运用quartus软件实现8位无符号加法运算，简单明了

加法器的C语言源代码，已经可以运行了，包括建好的工程，很实用！

verilog写的8位加法器，测试可用，完整程序，立马验证

就是在描述在log语言里的实验指导的情况,里面很详细的

VHDL实例8位加法器与乘法器设计

8位加法器和减法器设计实习报告

在计数体制中,通常用的是十进制,它有0,1,2,3,...,9十个数码,用它们来组成一个数。但在数字电路中,为了把电路的两个状态(1态和0态)和数码对应起来,采用二进制较为方便,二进制只有0和1两个数