随着电子信息技术的不断发展,电子系统模块化的设计思想已经深入人心。因此,加强软件和硬件模块设计经验的相互借鉴意义重大。针对这种情况,借助于有限状态机理论,提出了一种将C程序转化成Verilog HDL
利用Verilog HDL语言,实现的数字时钟,结果简单,非常通俗易懂,容易通读,非常适合初学者下载
用verilogHDL写的一个时钟,用LCD1602显示本人调试通过,显示时分秒,年月日没得问题
用verilog HDL编写的ARM处理器核,可以在你的FPGA中进行移植
这是FPGA的基础教程。基于verilog HDL语言,通过具体的实例来学习FPGA。
基于SOC异步FIFO的设计与形式验证_张波.caj
Verilog语言实现的数字下变频设计。在ALTERA的QUARTUSii下实现。实用,好用。(Veriloglanguageimplementationofthedigitaldown-conve
异步FIFO及FPGA实现学习FIFO很好的材料
本设计以对大量实时采集数据进行缓存为背景,硬件采用Micron公司的1GB SODIMM DDR3 和Kintex-7系列FPGA的片上FIFO,软件通过研究DDR3的基本工作原理编写用户接口模块,同
绍了一种采用硬件控制的自动数据采集系统的设计方法,包括数字系统自顶向下的设计思路、verilog hdl对系统硬件的描述和状态机的设计以及max+plusii开发软件的仿真。设计结果表明:该采集系统具