基于Verilog HDL的异步FIFO设计与实现

随着电子信息技术的不断发展,电子系统模块化的设计思想已经深入人心。因此,加强软件和硬件模块设计经验的相互借鉴意义重大。针对这种情况,借助于有限状态机理论,提出了一种将C程序转化成Verilog HDL

利用Verilog HDL语言,实现的数字时钟,结果简单,非常通俗易懂,容易通读,非常适合初学者下载

FIFO的verilog设计测试代码,可以根据需要修改设计参数满足你的需要,是学习和应用FPGA的好例子。

用verilogHDL写的一个时钟，用LCD1602显示本人调试通过，显示时分秒，年月日没得问题

用verilog HDL编写的ARM处理器核，可以在你的FPGA中进行移植

这是FPGA的基础教程。基于verilog HDL语言，通过具体的实例来学习FPGA。

Verilog语言实现的数字下变频设计。在ALTERA的QUARTUSii下实现。实用，好用。(Veriloglanguageimplementationofthedigitaldown-conve

基于SOC异步FIFO的设计与形式验证_张波.caj

VerilogHDL入门实例（含ADC、FIFO、ADDER、MULTIPLIER等）(manyveryusefulVerilogexamples:ADC,FIFO,ADDER,MULTIPLIER

异步FIFO及FPGA实现学习FIFO很好的材料