FIFO的verilog设计测试代码

本文首先对异步 FIFO 设计的重点难点进行分析,给出详细代码。 一、FIFO简单讲解 FIFO的本质是RAM, 先进先出 重要参数:fifo深度(简单来说就是需要存多少个数据) fifo位宽

该代码为编者改进的一个四层楼电梯使用的代码，包含上楼下楼以及电梯门的开关情况。注释详细。适合Verilog初学者阅读。

流水灯verilog设计代码.8个灯流动显示！

基于VerilogHDL的UART设计完整代码及testbench

Verilog design code for single-cycle CPU

Fpga serial communication (loopback test) verilog code

1、基于Intel FPGA,采用状态机编写UART收发模块(带FIFO) 2、代码实现功能:从串口调试助手发送任意长度、格式数据给FPGA,然后FPGA再把接收到的数据回传给串口调试助手。

verilog实现含FIFO的RS232串口收发程序 环境quartus 8.1 以上

verilog语言利用FIFO的串口程序收发两端，顶层模块设计，易于移植，收发两端在一个工程里面。

这是一个我在实验时编写的一个FIFO的程序,大家如果需要可以参考一下,写得不好,希望指教