十进制频率计FPGA程序，verilog代码

本程序为VHDL编写的频率计，测频范围从0.1Hz到1G (VHDL procedures for the preparation of the frequency meter, measuring

QUARTUS频率计-数字系统设计的实验报告

十进制转八进制代码,,小编一下!!可能不是很好,但也可以运行!!

Verilog二进制转换十进制动态数码管显示，如8个SW开关输入7FH，四个数码管依次显示127。

用visualstudio2008写的.net数制转换程序

测量范围1HZ~3MHZ，精度0.1%。能测量占空比。四位有效数字显示，科学计数法显示频率。

数字频率计的设计，基于FPGA数字频率计的设计

基于FPGA的高精度频率计设计的毕业论文，其中包括了完整的格式要求和设计说明书，还有参考文献，请注意修改。

本设计使用VHDL语言写的，并在QuartusII 12.0上进行了仿真实验，并在A-C5FB开发板上进行验证。

本压缩包，包含了FPGA硬件资料的的LCD1602资料。在“我的资料”中还要FPGA硬件(2)和基于FPGA的频率计设计的详细项目和设计文档。仅供大家下载学习~