moduleFIFO2(clock,reset,data,wrreq,rdreq,q,full,empty);parameterN=8;parameterM=16;inputclock;inputreset;//低有效input[N-1:0]data;inputwrreq;inputrdreq;output[N-1:0]q;outputfull;//FIFO为满时，输出高电平，不可写outputempty;//FIFO为空时，输出高电平，不可读regfull;regempty;reg[N-1:0]q;