半整数分频器

该文档介绍了使用Verilog语言实现分频的设计原理，并介绍了分频器设计的原理，具有参考价值。对FPGA时钟分频设计很有帮助

建议quartus 9.1版本使用，频率分频器，60进制，包含进位信号

基于FPGA的分频器设计 1）系统时钟1MHz； 2）要求能产生2分频～16分频信号，分频系数步进值为1； 3）“分频系数置数”按钮每按一次，分频系数增加1，增加到16后如果再次按下“分频系数置数”按

基于VHDL的数控分频器，可自主改变代码中的分频系数

自己改改里边两个数据，就可以做出任意分频的实体了

分频器电路端口为：异步清零输入端口rst，输入时钟clk_in，输出时钟clk_out。并分别采用两种以上的方法实现。

基于verilog的任意时钟分频器，包括ucf管脚约束文件和时钟约束文件，只需要在FPGA上输入分频系数，就可以在示波器上获得相应分频后的波形

VHDL实现各种分频器设计

数控分频器的功能就是当在输入端给定不同输入数据时，将对输入的时钟信号有不同的分频比，附录5-1的数控分频器就是用计数值可并行预置的加法计数器设计完成的，方法是将计数溢出位与计数溢出位加载输入信号相接即

支持任意正整数分频，该算法为平均分频，奇偶分频占空比均为50%