随着电子信息技术的不断发展,电子系统模块化的设计思想已经深入人心。因此,加强软件和硬件模块设计经验的相互借鉴意义重大。针对这种情况,借助于有限状态机理论,提出了一种将C程序转化成Verilog HDL
利用Verilog HDL语言,实现的数字时钟,结果简单,非常通俗易懂,容易通读,非常适合初学者下载
本压缩包包含CRC的介绍及生成算法；c++实现的源代码还有校验CRC码的程序,此此程序以ModBus RTU的形式生成CRC校验码
详细给出了循环码的定义以及由生成多项式求解生成矩阵和系统生成矩阵的过程,并在Matlab环境下写出了循 环码的编码器和解码器代码,实现了编码和译码功能。分析和讨论了 此码发现错误、纠正错误的能力,
内含循环码、bch码的原理和编码器译码器的设计。属于ppt,供学习使用。
Cyclic Redundancy Check (C Cyclic Redundancy Check (CRC) Module Design EDA Experimental Report Hangd
为了提高实际通信中检查信号传输错误的能力,提高和推广CRC校验技术,本论文用逻辑代数知识、按模运算、代数知识和C语言编程工具设计了几种具体实用的CRC校验码的计算方法,这些方法可以应用到实用的数据检错
fpga基4booth算法veriloghdl实现平台quartusii9.0仿真软件modulsim6.5
卷积码编码器的VerilogHDL设计,孔晓燕,刘丹谱,卷积码是一种性能优良的差错控制编码。如传输中产生差错的数目在码的纠错能力之内,可以对差错进行定位并自动加以纠正。本文在阐
CORDIC算法实现,使用三种不同的方式
