异步fifo设计verilog源代码

使用verilog开发的带fifo的串口，波特率115200,8,n,1，已在fpga上验证通过。

摘要：在大规模集成电路设计中，一个系统包含了很多不相关的时钟信号，当其目标域时钟与源域时钟不同时，如何在这些不同域之间传递数据成为了一个重要问题。为了解决这个问题，我们可以用一种异步FIFO（先进先出

异步FIFO是FPGA开发中处理异步时钟域的不可缺少的技术，好的设计方法，能大大提高系统的稳定性。

摘要:本文详细说明了一种新型异步FIFO的设计方法。该异步FIFO的宽度为8位,深度为16,支持深度为1的buffer模式。水位可编程。它具有四种FIFO状态,对于DMA和中断的支持非常有用。 关键

很好的一个异步fifo设计，并简单介绍了亚稳态问题，并提出了解决的办法，对于初学者来说，很有用，希望能给大家帮助

首先介绍异步FIFO的概念、应用及其结构，然后分析实现异步FIFO的难点问题及其解 法；在传统设计的基础上提出一种新颖的电路结构并对其进行综合仿真和 FPGA实现。

该设计基于FPGA实现一个异步FIFO，具有异步复位、写入和读取数据的功能，并具有空/满信号。使用16*8 RAM存储数据。文件中提供有QuartusII工程和ModelSim仿真工具进行逻辑和时序仿

经典verilog语言实力编写,配套Verilog源代码

本代码实现了任意层电梯的设计，不是通过枚举，而是通过逻辑实现，层数只需在宏中定义即可。

里面有80多个VERILOG实例以及源代码文件，对于学习VERILOG语言有很大帮助！！源代码