该设计基于FPGA实现一个异步FIFO，具有异步复位、写入和读取数据的功能，并具有空/满信号。使用16*8 RAM存储数据。文件中提供有QuartusII工程和ModelSim仿真工具进行逻辑和时序仿真。
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摘 要:数据流在不同时钟域间的传递一直是集成电路芯片设计中的一个重点问题。本文通过采用异步FIFO的方式给出了这个问题的一种解决方法,并采用Verilog 硬件描述语言通过前仿真和逻辑综合完成设计。
深度不为2的幂次方的异步FIFO设计!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!
分析了异步FIFO的结构和关键技术,在与利用格雷码作为异步FIFO指针编码对比的基础上,提出了一种采用移位码编码方式的FIFO,不仅减小了亚稳态出现的概率,也简化了电路结构,降低了电路面积和功耗,在此
摘要:首先介绍异步FIFO的概念、应用及其结构,然后分析实现异步FIFO的难点问题及其解决办法;在传统设计的基础上提出一种新颖的电路结构并对其进行综合仿真和FPGA实现。 关键词:异步电路 F
异步FIFO 具有测试平台的双时钟异步FIFO的VHDL代码
为了解决高速实时系统中海量数据的缓存问题，提出了一种基于DDR2 SDRAM的高速大容量异步FIFO的设计方案。
使用fifo实现tftp简单的文件上传和下载功能，c语言实现，适合初学者学习
使用Verilog语言实现fifo功能，并通过Modelsim仿真波形验证其正确性
对应于异步多时钟FIFO的testbench文件。
[原创] 异步fifo verilog代码调试通过
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