SDRAM_verilog_串口例程

java串口通信，压缩包包含rxtxcomm以及javacomm20例程，以及一个test例程，已测试。

本帖最后由nazhaahai于2012-6-2013:04编辑uart_rc_sdram_dmaverilogsourcetemp.part01.rar(9.54MB,下载次数:301)

Altera官网提供的SDR_SDRAM控制器的verilog和VHDL源程序，以及相应的仿真代码，还有一些说明文件，可直接调用，有利于SDRAM的学习。

该程序为verilog程序编写的SDRAM控制器代码，使用该代码可以使SDRAM的操作简单

使用Verilog实现基于FPGA的SDRAM控制器

altera标准SRD SDRAM控制器参考设计

SDRAM页模式读写verilog代码,最大程度利用带宽.在特权同学的代码基础上修改,内含两个代码,一个是单缓冲,一个是双缓冲,实际测试带宽利用率90%以上,相比1,2,4,8 burst lengt

本文介绍一种可定制化的SDRAM控制器，经过166MHz的高速数据传输测试和仿真验证。该IP核可以管理同步DRAM（SDRAM）芯片，并适用于不同类型的SDRAM。通过Verilog代码实现了高效控制

SDRAM控制器参考设计,Lattice提供Verilog代码

使用Verilog实现基于FPGA的SDRAM控制器