SDRAM控制器参考设计Lattice提供Verilog代码

DDR2C主要是为了隐藏复杂的DDR．2操作时序， 从而使设计的模块仅需要通过一组简单的控制接口就能实现对DDR2 SDRAM的 访问。

基于VerilogHDL的DDR2SDRAM控制器设计,讲解了DDR2SDRAM控制器的设计方法，及模块设计。

基于FPGA的SDRAM控制器的设计与实现

本文介绍了一种SDRAM通用控制器的FPGA模块化解决方案。

本文介绍了&&," -&,+. 的基本特征!并给出了一种&&," -&,+. 控制器的设计方法!详述了其基本结构和设计思想!并使用+JC:8B 公司的K

针对SDRAM时序控制复杂等设计难点,提出了一种基于现场可编程门阵列 (FPGA) 设计SDRAM控制器的方法。使用状态机的设计思想, 采用Verilog 硬件描述语言对时序控制程序进行了设计。通过M

SDRAM 的读写逻辑复杂,最高时钟频率达100 MHz 以上,普通单片机无法实现复杂的SDRAM 控制操作。复杂可编程逻辑器件CPLD具有编程方便,集成度高,速度快,价格低等优点。因此选用 CPLD

SMBus控制器 Xilinx提供THIS DESIGN IS PROVIDED TO YOU “AS IS”. XILINX MAKES AND YOU RECEIVE NO WARRANTIES

MIL-STD-1553编码与解码Lattice提供verilog代码与文档

完整的sdram模块 可以直接应用到项目中 有详细注释 自己手打