iddr verilog
FPGA中IDDR的使用方法，用verilog语言编写原语在某些情况下，输入数据必须同步到一个时钟域里，通常C0同步。但是在频率比较高的情况下，这种同步相对比较困难，因为有效时间仅为时钟周期的一半（50%占空比的情况下）。IDDR2包含了专用的逻辑，可以在ILOGIC2内部进行时钟域的同步。
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