Verilog代码RISC_CPU

Mips-based 5-stage flow cpu verilog

这是一个简单的8位CPU设计，基于verilogHDL语言，在一个模版上进行修改得到的版本，适合于初学者学习使用

本实例是使用verilogHDL语言来进行16位cpu设计。

里面有多周期和流水线CPU的VERILOG代码实现，适合学习计算机原理课程设计

多周期CPU(verilog实现/含实验文档) 开发平台为ISE，实验文档中包含状态机示意图和线路连接图

一个带有miniSys指令集的CPU核与若干接口部件的SOC芯片，项目开发主要使用的是QUARTUS软件和verilog语言。

verilog-MIPS多周期处理器CPU. 经过测试. 在Q开头的软件平台下开发. (我忘记叫啥名字了)

single-cycle-cpu:单周期RISC-V微处理器

国外文档水平果然高。OpenRISC1200.rar(3.71MB,下载次数:328)

RISC的52 CPU IP核代码，是学习写CPU的好参考