这是一个用VHDL语言编写的时钟，具有使能端和复位功能，下载后可直接在MAX+plusⅡ上编译仿真下载到实验箱上使用
软件界面上能显示课程设计题目、启动及停止记时按钮、年月日时分秒动态刷新显示控件,年月日时分秒文字显示控件,可显示整点提示及半小时文字提示语。
1.设计任务设计制作一台数码显示管显示的数字钟。2设计要求⑴时钟显示功能，能够以十进制显示“星期”、“时”、“分”、“秒”。⑵具有快速校准星期、时、分、秒的功能。⑶计时准确度，每天计时误差不超过1s。
为了提高电子电路实验教学质量,引入了Multisim仿真软件,以增加学生的学习兴趣。利用逻辑电路的设计方法,做了数字时钟的实验,得到了正确的结果。得到的结论:利用Multisim强大的功能对电子电路进
利用单片机设计一个数字时钟,其中包括仿真和原理图,有需要的直接联系我
基于FPGA的数字时钟设计,verilogHDL语言
本系统由秒计数器、分钟计数器、小时计数器、整点报时、分的调整以及小时的调整并能显示小时、分钟、秒。采用自顶向下的设计方法，子模块利用VHDL语言设计，顶层文件用原理图的设计方法。显示：小时采用24进制
基于verilog的数字时钟设计
24小时计数显示; 具有校时功能(时,分) ; 实现闹钟功能(定时,闹响); 采用硬件描述语言 VHDL进行描述,依靠计算机,借助QUARTUS5.1,实现系统功能
能够实现小时（24进制）、分钟和秒钟（60进制）的计数功能具有复位功能功能扩展：具有复位、整点报时提示、定时闹钟等功能在软件工具平台上，进行VHDL语言的各模块编程输入、编译实现和仿真验证。
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