l、能进行正常的时、分、秒计时功能,分别由6个数码显示24小时、60分钟的计数器显示。 2、能利用实验系统上的按钮实现“校时”、“校分”功能； (1)按下“SA”键时,计时器迅速递增,并按24小时循环
能够正常走时,可调时,闹钟功能。 软件仿真平台maxstart
Verilog语言设计数字钟,具有闹钟,校准,整点报时功能
采用VerilogHDL语言在CPLD器件上实现了简易数字频率计的设计。测量频率在10～1MHz范围之间,该频率计能根据输入被测频率信号,自动调整测试量程进行测试并给出测试结果的BCD码及七段LED译
该程序实现了基本的数字钟的显示功能。并且也实现了基本的清零功能。其他的调时,报时功能只要在程序中添加简单代码即可实现。
基于FPGA的数字示波器代码(verilog),采用等效采样,并作VGA显示,可以上下左右移动波形,分为多频段显示。
基于FPGA的多功能时钟(verilog语言)
基于GX-SOC/SOPC专业级创新开发实验平台,实现以下功能
1数字钟功能:可以显示时、分、秒。
2调时功能:可以校正时间。
3闹钟功能:能对
用于FPGA的Verilog-时钟
Verilog数字系统设计教程,学习VerilogHDL的好帮手
上海交大的Verilog数字系统设计课程资料,综合成一个文件。详细介绍了Verilog和FPGA的相关原理及应用知识。
