数字钟的VHDL源程序

verilong数字钟代码24小时制，可现实星期，仿真通过

数字钟：实现简单计时以及时间调整等工作。实际可靠！

用Verilog实现能调时的数字钟。带有仿真tb文件

基于labview的数字钟设计。 数字显示使用布尔方形指示灯，模仿7段数码管结构。

很完整的数字钟程序课程设计

盘偏激AT89C51数字钟的PCB原文件

数字钟仿真

CO EQU 200               ;5ms中断计数时间常数，表示1s计数200次BUF EQU 30HHOUR EQU 34HMIN EQU 35HSEC EQU 36HDEDA EQ

pic16f887 ds1307 tc74 课程设计报告

数字钟 verilog HDL 实验要求：使用Verilog HDL或VHDL语言编程实现数字钟基本功能 实验仪器：FPGA集成实验箱