基于verliog的 异步fifo设计

MIG2.0是Xilinx内嵌在ISE中用来生成各种IP核的软件工具，可以用它来直接生成DDR2控制器设计模块，模块包含可自由修改的HDL源代码和约束文件。用户可以在MIG的GUI图形界面根据所选的存

基于VHDL语言的同步FIFO设计，附有TESTBENCH文件和Modelsim仿真脚本

引 言 在利用DSP实现视频实时跟踪时,需要进行大量高速的图像采集。而DSP本身自带的FIFO并不足以支持系统中大量数据的暂时存储,这就要求大的中间缓存,而专用的高速FIFO芯片价格昂贵且容量受限

FPGAFIFO异步高速大容量文档内容便于理解FIFO很适合大家看看所以大家还是多看看吧

网上有很多关于同步FIFO和异步FIFO的源码，个人觉得不易理解，故上传本人最近写的源码，与大家一起分享

使用FPGA内部FIFO做跨时钟域的信息处理，避免亚稳态的传播。

基于双端ram的简单异步fifo设计，输出显示在数码管，empty，full，almost_empty,almost_full输出

Asynchronous FIFO hardware implementation code

简易异步FIFO代码及testbench，满足基本FIFO要求，简单实用

集成了 ASIC 设计和 FPGA 设计的异步 FIFO 小 IP，其特性包含：- 纯异步设计，读写时钟异步- FIFO 空满标志- 支持刷新操作- 可扩展的 FIFO 深度和位宽（深度支持 2 的整