集成了 ASIC 设计和 FPGA 设计的异步 FIFO 小 IP，其特性包含：
- 纯异步设计，读写时钟异步
- FIFO 空满标志
- 支持刷新操作
- 可扩展的 FIFO 深度和位宽（深度支持 2 的整数幂，位宽可任意配置）
- 支持读写时钟域 FIFO 编号报告，集成灵活
暂无评论
异步FIFO 具有测试平台的双时钟异步FIFO的VHDL代码
为了满足高速实时数据采集系统对所采集海量数据进行缓存的要求,通过研究FIFO的基本工作原理,利用FPGA和DDR2 SDRAM设计了一种高速大容量异步FIFO。使用Xilinx提供的存储器接口生成器(
介绍了一种针对音频解嵌中的音频帧输出而采用的特定异步FIFO的设计。重点阐述了针对这一特定情况需要考虑到的FIFO深度及读写指针复位控制以及利用读写地址格雷码对FIFO的空、满标志信号的产生电路进行逻
异步FIFO是一种先进先出电路,可以有效解决异步时钟之间的数据传递。通过分析异步FIFO设计中的难点,以降低电路中亚稳态出现的概率为主要目的,提出了一种格雷码计数器的技术,通过仿真验证,有效地实现了异
介绍了在激光告警系统中采用异步FIFO解决A/D数据采样与FPGA数据处理模块之间的不同速率匹配问题。在分析异步FIFO设计难点基础上,提出利用Gray码计数器作为读写地址编码,有效地同步了异步信号,
国外介绍的异步FIFO设计第二部分，看了这部分资料就不用看别的异步FIFO介绍了
FIFO 用VHDL语言编写的控制器程序 1．1．1顶层模块fifo源代码：fifo.v 1．1．2双口RAM存储器模块fifomem源代码：fifomem.v
充分演示异步电路FIFO的工作流程。 细述了异步电路FIFO的工作形式，以及仿真。
一开始，要注意，FIFO通常用于时钟域的过渡，是双时钟设计。换句话说，设计工程要处理（work off）两个时钟，因此在大多数情况下，FIFO工作于独立的两个时钟之间。然而，我们不从这样的结构开始介绍
异步FIFO是现在常见的设计，异步时序同步化
暂无评论