电子数字钟的设计与仿真.doc

用VHDL语言编写的数字钟设计 设有清零端 EDA课程实验

利用VHDL语言编写的数字钟，可以实现调时，切换十二小时或二十四小时，闹钟等

很使用的的数字钟实验设计

基于proteus数字钟设计，显示格式：hh-mm-ss可更改的12小时制或24小时制整点报时功能闹钟功能对时调整功能秒表功能

Eda digital clock design report

带闹钟和音乐电路的程序，不过定时后会一直响，还没想好怎么修改

1.能进行正常的时、分、秒计时功能，分别由6只数码管显示24小时、60分、60秒；2、按下FPGA上的“清零”键，时、分、秒能从00：00：00开始计时；3、利用FPGA上的扬声器实现整点报时功能，当

简易数字钟的设计通过使用特定的编译选项，c代码转换和编译器的特性；可以使用户的c代码执行速率达到最高。在编写代码时，一点更要考率数据类型的大小，可以通过编译器的优化选项来对程序经行优化，

包括60单独进制和24进制,采用vhdl语言设计各个子文件,顶层原理图设计。

这份PDF文档是关于单片机数字钟设计的毕业设计，提供了详细的设计方案和实现方法。