数字钟设计EDA实验

完整的数字钟设计，基于VHDL语言.数字钟包括秒模块，分模块，小时模块，时钟控制模块，时钟译码模块，调整时间模块，分频模块，2路MUX模块，-触发翻转模块，按键消抖模块。内容齐全

经过硬件测试过，完全可以实现。可以用作课程设计，毕业设计。（可以用文本打开）。

要求显示秒、分、时 可清零、可调时。

基于proteus数字钟设计，显示格式：hh-mm-ss可更改的12小时制或24小时制整点报时功能闹钟功能对时调整功能秒表功能

实现了时钟、分钟、秒钟分别计数，按键key0控制分钟加一，按键key1控制时钟加一，按键key3控制显示内容，请使用quartusII11.0或以上版本打开内附引脚配置图

带闹钟和音乐电路的程序，不过定时后会一直响，还没想好怎么修改

要想构成数字钟，首先应有一个能自动产生稳定的标准时间脉冲信号的信号源。还需要有一个使高频脉冲信号变成适合于计时的低频脉冲信号的分频器电路，即频率为1HZ的“秒脉冲”信号。经过分频器输出的秒脉冲信号到计

1.能进行正常的时、分、秒计时功能，分别由6只数码管显示24小时、60分、60秒；2、按下FPGA上的“清零”键，时、分、秒能从00：00：00开始计时；3、利用FPGA上的扬声器实现整点报时功能，当

简易数字钟的设计通过使用特定的编译选项，c代码转换和编译器的特性；可以使用户的c代码执行速率达到最高。在编写代码时，一点更要考率数据类型的大小，可以通过编译器的优化选项来对程序经行优化，

包括60单独进制和24进制,采用vhdl语言设计各个子文件,顶层原理图设计。