简单cpu 基于vhdl

本资源为基于VHDL的CORDIC算法，可以输出sin和cos的信号波形。迭代深度为28位，数据宽度为28位，可满足锁相环和信号发生器的应用。通过modelism仿真验证和实际DA输出验证。

基于VHDL的键盘程序，通过按键实现在数码管上显示相应的数值，并且可以实现存储移位的功能

基于VHDL的秒表课程设计EDA课程设计

使用AD9850设计DDS信号发生器,输出正弦波频率1-30Mhz

HDL描写的异步fifo，带有empty、full标志位

CVSD的FPGA实现；通过对量化步长ΔΔ做动态调整可以很大程度上减小粒状噪声和斜率过载。自适应DM(ADM)算法就是这样一种尝试，这种算法在信号变化缓慢时采用较小ΔΔ，而在信号变化剧烈是采用较大ΔΔ

为便于查找该路径中的文件名以中文命名，需改为纯英文即可调试仿真!

Based on vhdl digital clock

分模块设计，基于vhdl的秒表设计，，基于quartus9.0版本设计的秒表，可启动暂停，适合于初学者，

关于数字时钟的vhdl做法，实现整点报时，校正等功能