基于VHDL的七人表决器的设计
用七个开关作为表决器的7个输入变量,输入变量为逻辑“1”时表示表决者“赞同”;输入变量为逻辑“0”时,表示表决者“不赞同”。输出逻辑“1”时,表示表决“通过”;输出逻辑“0”时,表示表决“不通过”。当表决器的七个输入变量中有4个以上(含4个)为“1”时,则表决器输出为“1”;否则为“0”。
文件列表
shiyan4.rar
(预估有个22文件)
shiyan4
vote7.mmf
240B
LIB.DLS
115B
vote7.scf
908B
vote7.snf
29KB
vote7.pof
2KB
vote7(2).cnf
9KB
vote7.vhd
685B
vote7.ndb
36KB
vote7.hif
6KB
用户评论